曾晓洋: 感算一体智能感知芯片与应用
报告时间：2026年8月1日上午8:30-9:10
报告地点：源牌国际酒店四楼策源厅
报 告 人：曾晓洋 教授
工作单位：复旦大学
举办单位：合肥工业大学微电子学院
报告简介：
随着智能化向端侧快速推进，从航天航空、低空经济到智能驾驶、工业应用等诸多领域，都对视觉图像系统提出了更高要求，亟待超高帧率与动态范围，以及超低延迟与能耗。然而，当前主流的帧成像模式和感算分离架构，正在遭遇动态范围和帧率提升瓶颈，以及计算延迟与能量消耗困境。围绕这些技术挑战，报告介绍了感算一体智能感知芯片与应用方面的研究进展：基于感算一体架构，贯穿事件驱动感知、数据压缩读出、图像增强与智能处理等核心环节，通过算法–架构–电路的跨层次协同创新，显著提升了等效帧率与动态范围，并降低延迟与能耗。相应的成果有望为航天航空/低空经济/智能驾驶等领域的视觉图像系统实现性能跨越提供关键技术支撑。
报
告人简介：
曾晓洋，现任复旦大学特聘教授、复旦大学科学技术研究院副院长，兼任中国电子学会电路与系统分会副主任委员，曾担任 IEEE SSCS 上海分会主席、ISSCC/ASSCC 国际会议技术委员会委员；作为国内外知名集成电路专家，他长期主攻高能效系统芯片的研发工作，累计发表学术论文 300 余篇，获批发明专利 100 余项，先后培养 150 余名硕博研究生，为国内集成电路学术研究与产业发展持续输送高层次创新人才；个人先后斩获国家杰出青年科学基金、长江学者特聘教授、国家万人计划领军人才、科技部中青年科技创新领军人才、中国电子学会会士等重磅学术荣誉，同时获评上海 IT 青年十大新锐、曙光学者、市级优秀学术带头人等地方人才称号，科研与教学成果分获上海市技术发明一等奖、中国电子学会基础发明二等奖、国家级教学成果二等奖等多项重要奖项。
虞志益: 高能效智能计算芯片探讨：存算一体及类脑智能
报告时间：2026年8月1日上午9:10-9:50
报告地点：源牌国际酒店四楼策源厅
报 告 人：虞志益 教授
工作单位：中山大学
举办单位：合肥工业大学微电子学院
报告简介：
传统的CPU计算芯片及目前主流的人工智能GPU计算芯片均面临严峻的性能、功耗效率等方面的挑战。本报告将探讨高能效智能计算芯片的两个关键技术及其应用：1）存算一体关键技术及其在流处理器（GPU）芯片等方面的应用；2）基于异步电路的自主学习类脑计算芯片的电路、架构及应用研究。
报告人简介：
虞志益，复旦大学学士和硕士，美国加州大学Davis分校博士。现为中山大学微电子科学与技术学院教授、院长、国家级人才。研究领域为微处理器芯片设计及智能计算芯片设计。发表150余篇论文，申请90余项专利，专著《微处理器设计》入选十三五国家重点出版物规划项目。承担国家自然科学基金重点项目、国家重点研发计划课题、核高基重大专项等重要科研项目。是广东省及珠海市的集成电路产业发展咨询专家，ICTA、ICSICT、APSIPA等学术会议技术委员会主席。
王丽丹: 存内计算芯片技术及其在具身智能上的应用探索
报告时间：2026年8月1日上午10:10-10:50
报告地点：源牌国际酒店四楼策源厅
报 告 人：王丽丹 教授
工作单位：西南大学
举办单位：合肥工业大学微电子学院
报告简介：
人工智能持续向物理世界延伸，机器狗、人形机器人等具身智能系统，对计算芯片的算力、延迟以及能效比提出了前所未有的高标准需求。传统冯・诺依曼架构芯片存在的存储墙、功耗墙、带宽墙三大难题持续放大，成为束缚边缘智能体自主运作、实时响应的主要障碍。本报告将概述存算一体芯片发展历程，系统解析存内计算芯片通过存储与计算单元物理融合、消除数据搬运的核心原理，重点探讨本团队在存内计算芯片研发成果及其在具身智能电子鼻、灵巧手中的创新应用。本报告旨在从底层计算器件和芯片架构视角出发，为具身智能领域的软硬件协同设计提供全新思路与实践参考，进一步推动存内计算技术从底层器件研发、芯片架构创新，逐步走向实质性应用，助力新一代智能芯片的技术突破与具身智能产业落地。
报告人简介：
王丽丹，西南大学人工智能学院二级教授，博士生导师，教育部长江学者特聘教授，类脑计算与智能芯片重庆市重点实验室主任。长期从事人工智能与类脑芯片研究，先后承担国家重点专项、国家重点研发计划子课题、国家自然科学基金面上项目、重庆市智能器件与芯片重大专项课题等项目20余项，在Nature Communications，IEEE TNNLS，Nano Energy和中国科学·信息科学等发表论文300余篇，授权国家发明专利50余项，担任著名国际期刊Artificial Intelligence Review的副编辑。在多工艺节点上成功流片了多款智能芯片，相关成果入选了“2024西部（重庆）科学城十大科技创新成果”。
陈虹: 异步AI芯片探索
报告时间：2026年8月1日10:50-11:30
报告地点：源牌国际酒店四楼策源厅
报 告 人：陈虹 教授
工作单位：清华大学
举办单位：合肥工业大学微电子学院
报告简介：
功耗已成为制约大规模人工智能加速器发展的瓶颈之一。受大脑启发的神经形态计算芯片模仿生物大脑，旨在实现大规模、低功耗、高能效、高智能神经形态系统。异步电路无全局时钟，通过握手信号通信，其事件驱动的特性与稀疏神经形态计算天然匹配，被广泛应用于神经形态芯片设计中。本报告结合课题组近年来在异步神经形态处理器芯片的设计实践，和大家分享和探讨异步神经形态处理器的设计方法、以及软硬件协同的异步神经形态处理器的空间探索方法等。
报告人简介：
陈虹，清华大学集成电路学院，教授，博导，国家高层次科技创新领军人才，国际会议IEEE异步电路会议（ASYNC）及IEEE电路与系统旗舰会议（ISCAS）技术委员会委员，IEEE ASYNC 2023大会主席、期刊IEEE Transactions on Biomedical Circuits and Systems (TBioCAS) 副主编等。深耕异步电路及异步类脑计算技术。成功研制十余款 28nm/22nm/14nm CMOS工艺的低功耗异步类脑计算芯片。在芯片和架构方面，相关工作发表在ISSCC、VLSI、DAC、ISCA、A-SSCC、ASYNC、JSSC、TBioCAS、TIM 等集成电路领域相关会议期刊上；在类脑算法方面，相关成果发表在机器学习等领域会议和期刊ICML、ICLR、ICCV、NN等。
刘冬生: 后量子密码IP核及芯片
报告时间：2026年8月1日下午14:00-14:40
报告地点：源牌国际酒店四楼策源厅
报 告 人：刘冬生 教授
工作单位：华中科技大学集成电路学院
举办单位：合肥工业大学微电子学院
报告简介：
后量子密码是量子科技国家战略布局下的前瞻性技术与核心竞争力。量子计算的高算力给传统的ECC、RSA等密码体系构成严重的安全威胁，后量子密码芯片也将是未来量子时代下信息安全的基石。本报告首先对后量子密码算法标准进程、国际后量子密码政策与产业应用现状等研究背景进行介绍。在Kyber、Dilithium、SPHINCS+等算法分析的基础上，针对迁移应用的场景和技术挑战，阐述高能效可重构芯片架构、后量子密码定制指令集架构、核心算子分解算法优化技术、核心单元设计等关键技术，并给出最新的FIPS 203、FIPS 204及FIPS 205 后量子密码IP核、高能效后量子密码芯片、基于RISC-V的多模兼容后量子密码芯片研究成果。并针对后量子密码替代传统公钥密码的技术迁移的必然趋势，给出后量密码芯片在通信、密码卡、处理器芯片等领域的示范应用迁移策略。
报告人简介：
刘冬生，华中科技大学集成电路学院教授，博士生导师，国家高层次人才支持计划科技创新领军人才。主要从事后量子密码芯片，高速互连集成电路等研究工作。近5年基于40nm、28nm、22nm等工艺成功投片20余次，量产芯片4颗，主持国基金重点等千万级项目2项，百万级项目12项，在IEEE JSSC、VLSI symposium、CICC等顶刊及高级别会议上发表论文60余篇，出版国际首部《后量子密码芯片设计》专著；授权专利74项，专利转让16项。研究成果在华为、海康、浪潮、小米、中国移动、中国电子等20多家企业进行了应用和推广，2023年获国家教学成果二等奖、湖北省科技进步二等奖（第一完成人）和华为火花奖。
张庆勇: 跨越死亡之谷——从晶合集成看中国芯片的量产突破
报告时间：2026年8月1日下午14:40-15:20
报告地点：源牌国际酒店四楼策源厅
报 告 人：张庆勇 经理
工作单位：合肥晶合集成电路股份有限公司
举办单位：合肥工业大学微电子学院
报告简介：
半导体芯片从研发到量产，存在成果转化率不足30%，首次流片成功率不足14%的现实问题。依据TRL(Technology Readiness Level)技术成熟度体系的标准化指标来分析，在基础研究(TRL1~3)到产业化(TRL7~9)之间存在业界所谓的“死亡之谷”。本报告从晶合集成的成功经验分析，给出半导体企业需要面对和克服哪些困难来跨越行业的“死亡之谷”，让产品实现产业化量产。
报告人简介：
张庆勇，合肥晶合集成电路股份有限公司设计服务处IP服务部经理，曾在中芯国际担任研发整合技术专家，20多年半导体工艺研发经验，熟悉多种NVM IP的原理、工艺开发和验证，拥有26项发明专利。
蒲菠: Chiplet系统技术协同优化（STCO）赋能人工智能智算时代
报告时间：2026年8月1日15:40-16:20
报告地点：源牌国际酒店四楼策源厅
报 告 人：蒲菠 教授
工作单位：清华大学
举办单位：合肥工业大学微电子学院
报告简介：
人工智能技术快速发展，对高端芯片的运算速率与传输带宽提出了更高要求。传统依靠制程微缩提升芯片性能的发展路径，已逐渐逼近摩尔定律极限，难以满足大算力智算场景的应用需求。在此背景下，以异质异构集成为核心的Chiplet技术，成为后摩尔时代突破芯片性能瓶颈的关键方向。但Chiplet高集成、高带宽、多异构、高功耗的结构特征，引发了信号完整性、电源完整性、热应力与结构可靠性等多物理场耦合问题，制约了其大规模商用落地。本文以Chiplet系统技术协同优化（STCO）为核心思路，围绕信号完整性设计优化、高可靠电源完整性实现及多物理场可靠性分析展开论述，探索面向AI智算场景的Chiplet设计与仿真优化方案，为后摩尔时代高端算力芯片的技术迭代与工程应用提供有效支撑。
报告人简介：
蒲菠，博士，教授级高工，IEEE Senior Member，德图科技创始合伙人，浙江省甬江实验室客聘研究员。曾先后任三星全球研发总部主任工程师和美国密苏里科技大学国家科学基金委产学联合研究中心助理研究教授。在2.5D/3D芯片信号/电源完整性、EMC和EDA领域有深入的研究，发表论文70余篇，申请国内外专利20余项。是IEEE WAI，IEEE EMC+SIPI, APEMC，ACES国际学术大会TPC主席、委员和分会主席，IEEE Access国际期刊“Outstanding Associate Editor”。中国青年科协企业创新专家委员会委员，浙江省半导体行业协会专家委员，宁波欧美同学会理事。曾荣获世界无线电科学联盟（URSI）和亚太电磁兼容国际大会“青年科学家”，IEEE EMC&SIPI旗舰国际学术大会“最佳大会论文奖” 。因对2.5D/3D芯片SI/PI的突出贡献，获2022年度IEEE EMC技术成就奖。
刘波: 高能效近似计算：从极低功耗语音芯片到大算力三维集成系统设计
报告时间：2026年8月1日16:20-17:00
报告地点：源牌国际酒店四楼策源厅
报 告 人：刘波 教授
工作单位：东南大学
举办单位：合肥工业大学微电子学院
报告简介：
随着人工智能从传统边缘任务向生成式大模型演进，能效与算力的矛盾日益突出。近似计算通过精度自适应的电路与架构设计，在不同层次上实现数据流优化与能效跨越。本报告以报告人团队多项芯片与系统工作为例，系统介绍从边缘端到三维集成系统的近似计算实践：从场景自适应的极低功耗智能语音识别处理器，到面向边缘端LLM的稀疏、量化及解算一体加速架构，再到面向大算力场景的存-算异构三维集成系统，全面展示近似计算如何在不同层次上实现数据流优化与能效跨越。
报告人简介：
刘波，东南大学集成电路学院副教授、博导，长期从事智能计算芯片设计研究，主持国家自然科学基金、国家重大科技专项课题、国家重点研发计划课题等。在ISSCC、MICRO、IEDM、DAC等电路设计权威期刊和学术会议中发表论文50余篇。在28nm、22nm等工艺节点成功流片10余款原型芯片，部分技术已在国内行业领军企业产品中完成验证部署。
